原理图设计:xDx Designer
PCB设计:PADS Standard Plus
PCB设计:PADS Professional
PCB设计:Xpedition
FPGA/PCB一体化设计:I/O Designer
FPGA HDL仿真:ModelSim
FPGA HDL仿真:Questa
PCB信号完整性/电磁兼容性:Hyperlynx
PCB信号完整性/电磁兼容性:Hyperlynx DRC
PCB可制造性分析:Valor
电子/结构热分析:FloTHERM
电子/结构热分析:FloEFD
电子/结构热分析:FloTHERM XT
热阻测试仪:T3Ster
功率循环测试仪:Power Tester
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I/O Designer产品介绍

产品特点:1.jpg.png


u FPGA管脚分配、FPGA器件符号创建及PCBBGA封装网络优化提供了集成设计环境

u 搭建在FPGA管脚分配与PCB布局布线设计之间的桥梁,使繁琐的FPGA管脚的分配与优化工作变得轻而易举

u 自动跟踪HDL源代码、FPGA管脚分配及PCBBGA器件管脚连接关系的改变,提示相关数据进行同步更新

u   支持设计在不同FPGA器件之间的移植

可结合PCB网表优化FPGA器件的管脚分配,支持管脚分配信息在IO Designer、原理图和PCB环境中的双向传递

u 支持所有FPGA厂家的器件库,兼容各种FPGA开发环境的综合约束文件、布局布线约束文件,可导入或优化其中的管脚分配信息

I/O Designer由自动关联的电子表格与图形窗口构成的FPGA/PCB集成设计环境

概述

FPGA/CPLD在电子产品设计中的应用及其广泛,而FPGAPCB的同步设计已成为业界普遍面临的难题。设计工程师们要投入大量的时间,反复沟通和确认对FPGA管脚分配信息的修改,稍有疏漏便会造成FPGA管脚定义与PCB网络连接的数据不一致,从而造成产品开发周期的延误及设计反复。随着FPGA器件规模(门数/管脚数)的增加,某些器件管脚数已达1500个以上,FPGAPCB的同步设计问题愈加突出。

Mentor Graphics公司的I/O Designer是业界最优秀的FPGA/PCB同步设计的解决方案。在I/O Designer的集成环境里,设计者可以导入HDL设计中的信号、FPGA器件的管脚信息与设计约束信息、原理图符号、PCB布局视图与网络连接等关键信息,然后手工或自动创建HDL信号到FPGA管脚的映射、自动创建复杂FPGA器件的原理图符号和网络、参照PCB布局和网络连接视图来调整和优化FPGA管脚分配、根据优化后的管脚分配来更新FPGA综合约束和布局布线约束,确保设计团队高效率、低风险地实现FPGA/PCB的同步设计。

动态管脚分配与优化

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I/O Designer为创建与优化FPGA管脚分配提供了简洁直观的操作界面,设计者可定义好规则,然后通过软件为HDL信号自动分配FPGA管脚,也可通过简单的鼠标托放操作实现单一信号或总线到FPGA管脚的映射。设计者还可以在软件的PCB布局视图窗口中直接看到PCB中网络飞线交叉状况,并以此来自动或手工优化FPGA管脚的分配,每次修改管脚分配的效果都能在软件中动态实时地显示。设计者可以快速而准确的完成FPGA管脚优化工作。

数据同步管理

     在FPGAPCB的设计流程里,HDL信号与FPGA管脚的映射信息必须严格保持一致。I/O Designer可以自动跟踪各个流程对管脚分配信息的修改,并提示其他流程及时更新,确

保管脚分配信息在整个设计流程中的一致性。首先,I/O Designer支持手工或自动完成HDL

信号到FPGA管脚的映射,并根据映射结果创建FPGA布局布线约束文件,然后结合HDL源文

件生成用于板级设计的原理图符号、元件属性及管脚属性等信息;此外,I/O Designer还可

以导入板级原理图或PCB设计中对管脚分配的修改操作,如管脚互换(Pin Swap)、逻辑门

互换(Gate Swap)等,从而更新FPGA布局布线约束。

对于FPGA/PCB的同步设计,I/O Designer是一个功能强大且独一无二的解决

方案,它为“FPGA布局布线—约束文件—板级PCB设计”提供了强有力的双向数据交换环

境,设计者可以通过I/O Designer创建HDL信号、原理图符号、PCB布线规则、管脚电气信

息、FPGA布局布线约束文件等多种数据,并传递给HDLFPGA布局布线、PCB等各个设计

流程,有效地实现了从概念设计、芯片设计到系统设计的无缝衔接。

  

缩短产品研发周期

I/O Designer还可以确保FPGAPCB并行设计的顺畅进行,可以大幅度缩短产品研发周期。在FPGAPCB并行设计过程中,即使某一时刻FPGA管脚分配已经确定,但随着项目的进展,FPGA工程师或PCB工程师随时都可能根据自己的需要修改管脚分配,以下三种情况很常见:

u  在设计初期、产品调试及改进阶段,对某些模块功能的重新定义会导致信号的改变,必然影响管脚分配;

u  HDL代码改变后,需要对FPGA重新布局布线,原有的管脚分配被打乱;

u  PCB设计时,为了改善BGA封装的布线而频繁进行的相邻管脚网络对换操作,迫使FPGA管脚分配调整

I/O Designer可以自动监测每位设计成员对管脚分配的修改,并将修改信息传递给其他成员,在得到允许后可以自动对其他成员的数据进行更新,确保管脚与信号的映射信息在FPGAPCB设计流程中严格一致。

      

原理图与符号

11.png

        I/O Designer自带一个可订制的原理图符号(Symbol)与管脚(Pin)外形库,支持所有合乎工业标准(IEEE/JEDEC)的管脚序号、SymbolPin的外形等信息,设计者可以根据需要订制SymbolPin的形状。I/O Designer兼容多种文件格式的原理图与Symbol,可将自己创建的原理图及Symbol导出至xDx Designer中,同时支持EDIFXML等格式的原理图及Symbol文件的导入。



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